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File:Superscalarpipeline.png

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摘要

Español: Tubería superescalar simple. Al leer y despachar dos instrucciones a la vez,un máximo de dos instrucciones por ciclo pueden ser completadas.
  • Title : Instruction scheduling on a 5 stages pipeline super scalar CPU (degree = 2).
  • Author : Poil 12:53, 14 May 2005 (UTC)
  • Related to :
  • Licence :
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Superscalar CPU pipeline

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檔案歷史

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日期/時間縮⁠圖尺寸使用者備⁠註
目前2009年3月11日 (三) 00:02於 2009年3月11日 (三) 00:02 版本的縮圖971 × 561（10 KB）MahahahaneapneapCompressed
2005年5月14日 (六) 12:53於 2005年5月14日 (六) 12:53 版本的縮圖971 × 561（11 KB）Poil~commonswiki* Title : Instruction scheduling using a 5 stages pipeline. * Author : ~~~~ * Related to : * Licence : {{GFDL}} * Source avalaible upon request. Category:ComputersCategory:Diagrams

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